我正在尝试将Yosys用于我的项目,但我对FSM检测感到困惑。
我读过这篇文章:FSM export using Yosys
我的问题是关于Yosys从Verilog文件中检测到的状态转换。在上面链接指向的帖子上,我没有看到从状态1转换到状态3的任何方式;但是,在生成的图表中有。这怎么样?提前致谢。
答案 0 :(得分:1)
州名被任意分配。它们不编码与状态对应的状态寄存器的数值。查看图表和原始的Verilog代码,我会说该示例的映射如下:
s0: state == 0
s1: state == 2
s2: state == 1
s3: state == 3