Verilog - ％0d和％d之间的差异

Question

我不明白为什么互联网上的某些代码示例使用%0d来显示变量的值，而某些代码使用%d？ %0d和%d之间有什么区别？

   data_1bit   = {32{4'b1111}};
   $display("data_1bit    = %0d",data_1bit);

   data_1bit_unsigned   = {32{4'b1111}};
   $display("data_1bit_unsigned  = %d",data_1bit_unsigned);

Answer 1

1800-2012 LRM的 21.2.1.3显示数据大小一节对此进行了解释。 %d显示使用固定宽度来容纳正在显示的表达式的最大可能值。 %0d显示最小宽度，抑制任何前导0或间隔。