标签: vhdl verilog fpga modelsim
我找到了url。我可以用
verror -all
在控制台中。但我试图找到有关所有错误的文档。
答案 0 :(得分:2)
您可以将verror输出打印到文件中。试试这个:
verror
set ErrorFile [open "Errors.txt" w] puts $ErrorFile [verror -all] close $ErrorFile
Errors.txt将包含命令的整个输出。