如何将Verilog（.v）项目转换为EDIF（.edf）格式？

Question

我的verilog知识非常差，但是我需要将Verilog项目转换为一个大的EDIF文件进行分区，包含一些.v文件和wth .v文件。 有没有简单的方法来做到这一点？ 我找到了iverilog工具，但不确定如何一次转换所有带有子文件夹的项目。 谢谢！

Answer 1

• EDIF（电子设计交换格式）是一种供应商中立格式，用于存储电子网表和原理图。 https://en.wikipedia.org/wiki/EDIF。

• Verilog是一种硬件描述语言，可以在更高的行为抽象级别描述硬件。

所以，至少一般来说，两者不兼容。因此，通常，您需要将Verilog转换为门级，以使其适合EDIF。将Verilog转换为门级的工具是逻辑合成器，大多数（如果不是全部）逻辑合成器将能够将您的网表输出为EDIF文件。

所以，

• 如果你的Verilog不是门级，你需要一个逻辑合成器。如果您正在进行FPGA设计，那将是您的FPGA工具：Quartus，Vivado等。

• 如果您的Verilog已经是门级，那么可能还有其他更基本的工具可以从一个转换为另一个;我不知道。但是，如果您的Verilog已经是门级，逻辑合成器也可以进行转换。