显式预测器UVM RAL

时间:2016-08-09 21:26:42

标签: system-verilog verification uvm

有谁知道我在哪里可以找到针对UVM RAL的Explicit Predictor的示例?我四处寻找,但找不到任何东西。或者,如果有人可以复制/写一个简单的例子?

非常感谢

1 个答案:

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一个很好的例子。它给出了一个具有明确预测的模型。

http://cluelogic.com/2012/10/uvm-tutorial-for-candy-lovers-register-abstraction/

为方便起见,下面(从链接)添加了显式预测的主要代码。

在示例中,auto_predict设置为0。 uvm_reg_predictor的bus_in端口连接到代理的监视端口。这将在它看到总线上的事务时触发写入。然后预测器将获取地址(使用适配器和映射)并更新寄存器模型。

从用户的角度来看,这些连接就足够了。

  jb_env_cfg.jb_reg_block.reg_map.set_auto_predict( .on( 0 ) );
  jb_reg_predictor.map     = jb_env_cfg.jb_reg_block.reg_map;
  jb_reg_predictor.adapter = jb_agent.jb_reg_adapter;
  jb_agent.jb_ap.connect( jb_reg_predictor.bus_in );