Sys_CLock和Signal-Tap

Question

当使用SignalTap时，我确实通过内部ADC和SignalTap信号在系统时钟（FPGA_CLK1）之间产生负斜率的时序违规。这里有一些截图：

的TimeQuest 的 ChipPlanner 的 TechnologyMap

如果SignalTap未包含在设计中，则根本不会出现时序问题。如何在相同设计中使用SignalTap时避免这种时序违规和/或是否存在另一个问题，例如FPGA_CLK1？ 提前感谢一些提示..！

Answer 1

一种可能的解决方案是注册您要捕获的信号。所以基本上，你比'＆＃34;真正的＆＃34;信号。但是，如果您注册所有被监视的信号，那么您应该获得更好的时序，因为这些寄存器将更接近信号抽头blob。

也可以在没有复位的情况下将该时序元素排除在等式之外。

always @ (posedge clk)
begin 
   sig1_out <= sig1_in;
   sig2_out <= sig2_in;
   sig3_out <= sig3_in;
   ....
   sigX_out <= sigX_in;
end

希望有所帮助。