我正在开发一个关于fpga硬件抢占的项目。 我有两个独立的任务。最初，比方说，任务1正在运行，而任务2则没有。 现在，当我抢占任务1时，它应该停止并且其上下文应该存储在内存单元中，任务2应该开始。 当我抢占任务2时，它应该停止并且其上下文应该保存在内存中。同时，应该恢复任务1的上下文，并且任务1应该从抢占状态重新开始。 我使用FIFO模块完成了它，它包含在比特流文件中，我有两个任务。 基于artix 7的basys3板上是否有可用的非易失性存储器，可用于存储/恢复任务的上下文，以便即使在板上下载另一个比特流文件后，上下文也会永久存储在其上？ 如果有，那么我如何在我的程序中使用它？ 我正在使用Xilinx vivad 2015.4版本来配置基于Artix 7的Basys3板。