多维数组的typedef限制

Question

在VHDL中，我使用能够如下定义多维数组类型：

type My_Vector is array (0 to 31) of std_logic_vector(63 downto 0);

现在我想在System-Verilog中做同样的事情。这是我的尝试失败，我找不到原因。

typedef logic [63:0] My_Vector [16]; // 32 unpacked elements of 64bit packed words
My_Vector My_Vec1;

由于某些原因，System-Verilog中是否不允许多维数组类型声明？该如何编码？