我正在用verilog编写高斯噪声发生器，
当输出是逻辑向量（16位）时，代码工作正常
但我需要此代码与另一个使用Real输入的块进行通信
我曾尝试使用$ bitstoreal函数，但它无效，输出始终为O
我所做的是在模块输入/输出声明中用输出实数data_out1替换输出[16,0] data_out1，并添加＆＃34; assign data_out1 = $ bitstoreal（data_out）;＆＃34; data_out是来自其他模块的位向量
任何帮助
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data_out应为[15,0]为16位