级别敏感的SR锁存行为

Question

我正在研究常规SR锁存器和电平敏感SR锁存器之间的区别。

Level - sensitive SR Latch

我知道我们想要在SR锁存器中避免的是配置（1,1），因为它可以引起振荡，当它最终稳定在0或1时，我们无法确定哪一个由于振荡。因此，我们使用电平敏感的SR锁存器。但有人可以详细说明这种电平敏感的SR锁存器的行为。因为如果S，R和C（通常是一个时钟）都是1，在我看来，我们仍然可以得到我们试图避免的相同（1,1）配置。

我找到了这个post，它讨论了锁存器和触发器之间的区别。但只是为了重新迭代，我的主要问题是如果clk = 1并且如果S = 1，R = 1，那么我们仍然不能在振荡循环中结束。

Answer 1

SR触发器设计为当S和R稳定时C仅为1。它的设计非常谨慎，以防止在S = R = 1时C为1。然而，考虑到触发器的基本图，这根本不明显。

对此的改进是D触发器。它反转来自SR触发器的一个信号。这确保了S和R永远不会相同。这可以在下图中看到。