有没有办法忽略HDL代码中的组合循环错误?

时间:2016-05-06 07:31:13

标签: vhdl system-verilog verification formal-verification

我正在尝试在一个非常大的项目代码中正式验证一个小模块。我已经分析并详细阐述了设计。我无法验证小模块,因为该工具为我提供了一个" Found Combinational Loop"错误。

我很确定这个小模块不受此循环错误的影响。所以我想要得到这个错误。它甚至可能吗?

谢谢!

1 个答案:

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不确定您使用的工具,在JasperGold正式工具中,您可以使用以下命令设置来打破组合循环。

stopat u_DUT.signal_a

只需将它放在你的tcl文件中prove -all之前(如果你使用tcl文件来运行你的工具)。

在JapserGold手册中查看stopat命令,了解您的案例中的更多信息,看看您是否可以轻松打破梳理循环。