RISCV VERILOG HDL代码

Question

在Xilinx ISE上编译RISCV VERILOG HDL时出现以下错误：

它说 ＆＃34;不支持的系统功能呼叫＆＃34;在模块vscale_pipeline

中第296行的以下代码中

295: ifndef SYNTHESIS
296: PC_WB <= $random;

Answer 1

一些综合工具定义了SYNTHESIS宏，因此使用

更容易在合成中跳过不可合成的代码

`ifdef SYNTHESIS
...
`endif

块，就像在此代码中一样。

Xilinx XST默认不定义此宏，因此您必须手动配置XST以在合成期间定义宏。有关如何执行此操作的详细信息，请参阅this Xilinx AR。

Answer 2

$ random不可综合，所以把它拿出来