需要ALU中累加器的帮助

Question

我想通过给定的命令将4位输入加载到累加器中。例如，如果我使用命令0000意味着将输入加载到累加器中，或者如果我使用0001意味着使用最后输入加载并将其添加到另一个输入。现在我的问题是我有一些错误，当添加成为xxxx后。

module accu(
input [3:0] D,
output reg [3:0] Q,
input clk,
 input sel,
 input[2:0] command,
 input clr
);
reg [3:0] tmp;
reg[3:0] order;
always @(command or clr) begin
order[3] = sel;
order[2] = command[2];
order[1] = command[1];
order[0] = command[0];
     begin 
  if (clr) 
    tmp = 4'b0000; 
  else
    tmp = tmp + D;

end 
     Q = tmp;
    end endmodule

这是我的累加器代码。我仍然是这种verilog编码的新手。如果你们有任何建议我会很感激。