Question

我已经考虑在下面写一个最小的，完整的，可验证的例子。

我想将10个值写入BRAM的前10个地址（单端口Block RAM），然后读取值。检查结果后，我发现

在执行写操作时前10个地址没有变化。
读取时，输出在3个时钟周期后发生变化，并在“地址”信号停止变化时保持不变。

您能解释一下这种行为以及如何获得所需的结果（在10个地址中写入10个值）。我更感兴趣的是解决第二个问题（从前10个地址读取值）。

下面是我的verilog测试平台和波导的快照。

module BRAM_tb;
    // Inputs
    reg clk;
    reg [3:0] wea;                  // write enable signal
    reg [31:0] addra;               // address
    reg signed [31:0] dina;     // data in

    // Outputs
    wire [31:0] douta;          // data out

    // Instantiate the Unit Under Test (UUT)
    BLOCK_MEM uut (
        .clka(clk), 
        .wea(wea), 
        .addra(addra), 
        .dina(dina), 
        .douta(douta)
    );

    always begin
        #15 clk =~clk;
    end

    task writeStuff;    //write to address
        begin
            addra <= addra + 1;
            dina <= dina+1;
        end
    endtask

    task readStuff; // read the at address
        begin
            addra <= addra + 1;
        end
    endtask

    reg [1:0] writing;
    integer counter;
    initial begin
        // Initialize Inputs
        clk = 0;
        addra = 0;
        dina = 16;
        counter = 0;
        writing = 2'b10; //idle state
        // Wait 100 ns for global reset to finish
        #100;
        wea <= 1;
        writing <=1;
    end

    always @(posedge clk)begin
        case(writing)
            1: if(counter<10) begin
                    writeStuff;
                    counter <=counter+1;
                end else begin
                    writing <=0;    // change state to reading
                    counter <=0;
                    addra <= 0;
                    wea <=0;    // stop writing
                end
            0:  if(counter<10) begin
                    readStuff;
                    counter <=counter+1;
                end else begin // change addra to zero and do nothing
                    addra <= 0;
                    writing <=2'b10; //goto idle state
                end
            2: if(1) begin
                    //do nothing
                end
        endcase
    end

BRAM - 灰线是写操作开始的位置。蓝线是读操作开始的地方。

BRAM_2

BLOCK_MEM是由Xilinx生成的IP-CORE。

Answer 1

我将对您如何配置您的BRAM进行一些猜测（我使用Vivado 2015.4和http://www.xilinx.com/support/documentation/ip_documentation/blk_mem_gen/v8_3/pg058-blk-mem-gen.pdf作为参考）。看起来您已经选择了始终启用（因为ENA信号不存在），32位数据和32位地址接口。请注意，如果使用32位地址接口，WEA会从1位信号变为4位信号。这是为了允许字节寻址写入。

鉴于此，我们知道对于wea 0b0001，只会写出最不重要的字节。另外，从上面指南第46页的时序图中，我们知道在写douta之后我们可以期望写入的数据可用。我们可以在您的第一张图片上验证这一点 - 例如，在200ns，douta = 0xfff75c13，0x13字节来自前一个时钟边缘的dina（其他字节是之前的在记忆中）。因此，这证实了写入正在按预期工作。

对于图像二中的读取，如果再次计数，您会看到douta每 4 个时钟周期发生变化。同样，请记住每个字节都会对内存进行寻址，但是您要返回4个字节，因此忽略该地址的最低两位（address 0x07 == 0x06 == 0x05 == 0x04）。

简而言之，BRAM正在按预期工作，这可能与您的预期不同。要移动到内存中的下一个32位/ 4字节字，需要将地址递增4而不是1.要写入整个字，（而不仅仅是最低字节）设置wea='b1111。< / p>

Xilinx：从BRAM读取

1 个答案: