Question

我是初学者，我想使用generate块编写一个ripple-carry-adder。所以我写了以下模块：

module ripple_carry_adder(ia, ib,  ci,  so,  co);

parameter N = 32;
input[N-1:0] ia;
input[N-1:0] ib;
input ci;
output[N-1:0] so;
output co;

wire [N:0] carry;
assign carry[0] = ci;

genvar j;
generate for(j = 0; j < N; j = j + 1) 
begin:r_loop
    wire t1, t2, t3;
    xor g1(t1, ia[i], ib[j]);
    xor g2(so[j], t1, carry[j]);
    and g3(t2, ia[i], ib[j]);
    and g4(t3, t1, carry[j]);
    or g5(carry[j+1], t2, t3);
end
endgenerate

assign co = carry[N];
endmodule

测试平台模块：

`include "ripple_carry_adder.v"
`timescale 1ns/1ps
module ripple_carry_adder_tb;

parameter N = 32;

reg clk;
reg[N-1:0] a, b;
wire[N-1:0] sum;
reg cin;
wire cout;

ripple_carry_adder rca(.ia(a), .ib(b), .ci(cin), .so(sum), .co(cout));
initial begin
    #10;
    a = 0;
    b = 0;
    cin = 0;
    clk = 0;
    #10;
end

always @(posedge clk)
begin
    #50;
    #1 a <= $random() % 1000000;
    #1 b <= $random() % 1000000;
end

always @(a or b)
    #5 $display("%d + %d = %d", a, b, sum);

always #5 clk = ~clk;

endmodule

但是我得到了所有未知的结果： result

我花了1个小时徒劳地试图找出错误。你能救我吗？

Answer 1

正如我的评论中所述，i中的ia[i]未定义。将其更改为j应该可以获得所需的功能。

Verilog会将任何未声明的变量视为单位线，它被视为正常的benavior，您很少会收到警告。一些模拟器可以选择标记未声明的变量。在IEEE Std 1364-2001（又名Verilog-2001）中添加了一个通用选项。您可以使用`define_nettype宏覆盖默认网络类型。通过在必须显式声明宏声明之后将其设置为none所有网络。您可以通过阅读IEEE Std1364-2001§19.2`default_nettype 或IEEE Std 1800-2012§22.8`default_nettype

来获取有关default_nettype的更多详细信息。

使用verilog生成带有所有输出X的纹波进位加法器

1 个答案: