verilog中的＆gt;＆gt;＆gt;符号是什么？

Question

我可以知道这个符号是什么＆gt;＆gt;＆gt;在verilog。我应该什么时候使用它？谢谢！

例如

some text, other text

Answer 1

这是arithmetic right shift operator（参见链接第19-20页）。这与Java相反（Java >>是算术右移，而>>>是逻辑右移）。

算术右移是处理右移的数字为正/负的情况：

  

右移指定的位数，填充符号位的值if   表达式已签名，其他填充为零

为了说明，如果signed表达式的值为，请说如下：

1000 1100 
--------- >>> 2
1110 0011 //note the left most bits are 1

但unsigned：

1000 1100 
--------- >>> 2
0010 0011

最左侧将填充0。