Verilog - 何时手动将输出设置为高阻抗是有用的？

Question

我在想一个用途就是表明不应该考虑这个引脚的输出。这就是输出引脚通常使用“高阻抗”的原因吗？

Answer 1

I2C SDA和SCL引脚可能是其中之一。