用于VHDL的Doxygen：如何忽略文件中的部分代码

Question

我使用选项“OPTIMIZE_OUTPUT_VHDL = YES”将doxygen用于VHDL文件。

我打算过滤警告'...未记录'用于声明信号，变量，类型，组件和属性（id est：几乎所有在ARCHITECTURE和BEGIN之间）。

命令@cond似乎是合适的答案，但我没有设法让它在VHDL环境中工作。

--! @cond
signal my_signal : std_logic;
--! @endcond

使用此代码，doxygen输出以下消息

  

警告：找到未知命令'\ cond'
  警告：找到未知命令'\ endcond'

在VHDL上下文中实现警告过滤的最佳方法是什么？

修改 Doxygen版本1.8.11

Answer 1

问题的根源是标签@cond仅在严格位于行的开头时才起作用。与其他doxygen注释相反，它在缩进时不起作用。

示例有效

--! @cond
  signal my_signal_filtered : std_logic;
--! @endcond

注意：在ARCHITECTURE和BEGIN之间，声明用于缩进一次。这就是我被困的原因：）

由于2个空格缩进，无法正常工作的示例：

  --! @cond
  signal my_signal : std_logic;
  --! @endcond

Answer 2

我把我的常数放在/之后：

  --! @cond CONSTANTS
  --! @endcond

和

  --! @cond SIGNALS
  --! @endcond

信号之前/之后，例如给条件一个名字。在我的doxygen.conf中，启用的部分为空：

ENABLED_SECTIONS       =

在Doxygen 1.8.6中为我工作

编辑：措辞令人困惑