您如何看待这个等式（将在Verilog和FPGA中实现）？

Question

您好。作为家庭作业项目的一部分。我将在Verilog中实现这个等式，将其加载到FPGA中。这是模糊C均值的练习。没有必要解释整个FCM算法。我希望你只考虑这一点。

• 数据可以是二进制或十进制，更容易处理得更好。
• 数据绝不是负数（绝对值）
• 等式（Xi）的输入是整数，例如（1-19）和（Vk-V1）是实数，例如＆＃34; 0.0087,1.236＆＃34;。
• AFAIS，Equation包括所有基本操作（加法，减法，乘法和除法）。

我想分享一些想法。

我是verilog的新人。我的计划是创建几个模块来执行每种类型的操作，并根据等式描述的算法按顺序将它们全部实例化为结构模块。即从减法开始，划分，然后乘以它们（正方形）然后进行激活，最后除以1.

我认为不可能使用＆＃34;定点＆＃34;这里建模，由于操作后来被迭代更新，并且这个方程可以在以前的结果上重复多次，因此精度将在每次迭代时产生越来越大的误差。浮点似乎是唯一的方法。

目标是创建一个处理元素并在我的DE1-SOC FPGA上进行仿真。所以它应该是＆＃34;可合成的＆＃34;。

作为经验丰富的Verilog和数字设计用户，我非常感谢您的一般意见，我的想法是否正确？我应该遵循什么样的建模，行为，数据流，顺序，程序？你会做一些与众不同的事吗？我应该在哪些方面考虑并自己研究？在尝试寻找解决方案的同时，我正在设计verilog。非常感谢。