为什么我的记分牌没有显示任何结果？

Question

我正在使用带有UVM的System Verilog进行一些测试。我的记分牌没有显示任何结果，但我无法弄清楚有什么问题。任何的想法？代码在EDAPlayground上，这里是链接（可以在那里编辑代码）：

http://www.edaplayground.com/x/JGh

提前致谢！

Answer 1

一个大问题是来自uvm_config / resource_db的警告消息。 你从这些数据库中丢弃了get（）的结果，如果你遇到问题，你将永远不会看到它。

Answer 2

我在解决了多个问题后让你的代码工作，它们如下：

1）在＆＃39; my_monitor.svh＆＃39;中，更改＆＃34; dut_if＆＃34;的uvm资源数据库密钥名称。到＆＃34; dut_vif＆＃34;

2）在环境的连接阶段，您似乎只连接了记分板的一个分析端口。修改如下：
agent.agent_ap_after.connect(sa_sb.sb_export_after); // This line was missing agent.agent_ap_before.connect(sa_sb.sb_export_before);

3）在你的记分牌中，你似乎已经创建了交易对象（使用new（）方法），即＆＃39; transaction_before＆＃39;和＆＃39; transaction_after＆＃39;。你不是真的需要这个，因为分析端口get（）方法会给你一个填充的事务对象本身。因此，您可以在记分板的构造函数中删除这两个对象的创建。

4）＆＃39; my_monitor＆＃39;的run_phase实现class是空的。这个类有分析端口＆＃39; mon_ap_before＆＃39;它连接到你的记分牌＆before-fifo＆＃39; s＆＃39; before_fifo＆＃39;。由于没有人写入此监视器的分析端口，因此记分板中的以下行永远不会解锁：
before_fifo.get(transaction_before); //Will never come out of this statement
 因此，根据您的需要在显示器中添加一些逻辑。

希望这会有所帮助..