8位加法器错误：逻辑与已知的FF或Latch模板不匹配

Question

据我所知，Xilinx ISE Web Pack不支持实现以下代码所需的硬件。我试图使用always块仅实现8位加法器的功能。这是代码：

module Addr_8bit(Clk, Rst, En, LEDOut  
    );

     input Clk;
     input Rst;
     input En;
     output reg [7:0] LEDOut;

    always @(posedge Clk or posedge Rst) begin
            if(Rst)
                LEDOut <= 8'b00000000;
            if(En)
                LEDOut <= LEDOut + 8'b00000001;
    end
endmodule

错误位于非阻塞分配：LEDOut <= LEDOut + 8'b00000001;所在的行。

特别是它说：

ERROR:Xst:899 - "Addr_8bit.v" line 33: The logic for <LEDOut> does not match a known FF or Latch template. The description style you are using to describe a register or latch is not supported in the current software release.

我正在努力使LEDOut的8位输出与BASYS2 FPGA Board（Spartan-3E）上8个LED中的每一个相对应。

谢谢。