在SystemVerilog中切片结构数组

Question

假设有一个结构声明为：

typedef logic [7:0] Data;
typedef struct packed {
    logic valid;
    Data data;
} MyStruct;

结构数组声明为：

MyStruct foo [8];

除了使用for循环从所有数组元素中提取字段并形成自己的数组/位向量之外，还有其他方法吗？

换句话说，我希望做这样的事情，遗憾的是，这似乎不是有效的SV语法。

assign all_valid =  & foo[7:0].valid;