Question

背景

此LUT的宽度为32，深度为256.

所以我有一个由IP核创建的LUT。现在我想自己实例化它以使它在sim中工作（这也有助于我自己学习所有参数）。我已经为FIFO多次这样做但从未创建过LUT，所以请检查我所做的事情看起来是否正确。我只是想创建一个值的LUT并能够读回它们。我为此使用了一块RAM。

我尝试过两台不同的电脑：

QuestaSim-64 10.2c_5
ModelSim SE-64 10.1b

问题

所以我可以编译代码。当我尝试打开它时：

vsim work.top

它打开IDE并冻结：

# Loading unisim.rb36_internal_vhdl(rb36_internal_vhdl_v)#1

如果我删除：

INIT_FILE => "lut.coe",

然后加载很好。所以我知道那条线路崩溃了。

LUT：

所以我有一个LUT，这对你来说是否正确？有没有其他方法可以用.coe文件实例化LUT？

lut : RAMB36E1 
generic map(
    INIT_FILE => "lut.coe",
    READ_WIDTH_A => 36
    )
port map
    (
    addrardaddr => addr_lut,
    addrbwraddr => X"0000",
    cascadeina => '0',
    cascadeinb => '0',
    clkardclk => clk_i,
    clkbwrclk => clk_i,
    diadi => X"00000000",
    dibdi => X"00000000",
    dipadip => X"0",
    dipbdip => X"0",
    doado => data_lut,
    enarden => '1',
    enbwren => '0',
    injectdbiterr => '0',
    injectsbiterr => '0' ,
    regceb => '0',
    regcearegce => '1',
    rstramarstram => rst_i,
    rstramb => rst_i,
    rstregarstreg => rst_i ,
    rstregb => rst_i,
    wea => X"0",
    webwe =>  X"00"   
    );

尝试将以上内容换成18kb RAM，同样的错误：

# Loading unisim.rb18_internal_vhdl(rb18_internal_vhdl_v)#2

LUT：

lut : RAMB18E1 -- Simple Duel Port mode, 512 deep
generic map(
    INIT_FILE => "lut.coe",
    RAM_MODE => "SDP"
    )
port map
    (
    addrardaddr => addr_lut,
    addrbwraddr => "00000000000000",
    clkardclk => clk_i,
    clkbwrclk => clk_i,
    diadi => X"0000",
    dibdi => X"0000",
    dipadip => "00",
    dipbdip => "00",
    doado => data_lut_b,
    dobdo => data_lut_a,
    enarden => '1',
    enbwren => '0',
    regceb => '0',
    regcearegce => '1',
    rstramarstram => rst_i,
    rstramb => rst_i,
    rstregarstreg => rst_i ,
    rstregb => rst_i,
    wea => "00",
    webwe =>  X"0"   
    );

Answer 1

严重。扔掉IP核和COE文件。（（如果这是您的数据的唯一地方，请不要将其丢弃！）

Subtype Data_Word is std_logic_vector(31 downto 0);
Type Lut_Type is Array(0 to 255) of Data_Word;
Constant Lut : Lut_Type := (
 0 => X"00000001",
 1 => X"00000002",
...
17 => X"DEADBEEF",
others => (others => 'X') );

代替你自己的系数。对于奖励积分，使用脚本甚至是C或VHDL程序来读取COE文件并编写上面的VHDL块。

完成工作。

它可以合成，可模拟，并可移植到其他FPGA。

（IMO的可移植性问题是大多数供应商和IP内核的真正的原因。但我会对PCIe或DDR内存接口等复杂内核做出例外。）

Answer 2

Xilinx工具可以通过VHDL直接读取* .mem或* .hex文件。文件内容可以在模拟和综合中用作BlockRAM初始化。

Xilinx在第124页的UG901中提供了编码示例：

type RamType is array(0 to 7) of bit_vector(31 downto 0);

impure function InitRamFromFile (RamFileName : in string) return RamType is
  FILE RamFile : text is in RamFileName;
  variable RamFileLine : line;
  variable RAM : RamType;
begin
  for I in RamType'range loop
    readline (RamFile, RamFileLine);
    read (RamFileLine, RAM(I));
  end loop;
  return RAM;
end function;

signal RAM : RamType := InitRamFromFile("rams_20c.data");

示例适用于RAM，但是当您移除写入端口并用常量替换信号时，它可以很容易地转换为ROM（LUT）。

可以在PoC.mem.ocrom.sp中找到更高级的实现。这个实现也适用于Altera的sltsyncrams，它可以读取* .mif文件。

使用.coe为ModelSim / QuestaSim实例化LUT和初始化

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问题

LUT：

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