Question

我正在尝试构建一个脉冲发生器，它由两个由mod-m计数器驱动的脉冲发生器组成。计数器以设定的时间循环一个循环，并且每当它达到某个指定的时间时，脉冲发生器将在那些时间产生短的方波脉冲。

这在模拟中有效，但是当我在FPGA板上实现它时，它将成功运行方波脉冲的一个周期，但随后卡住，好像计数器永久停留在0 （输出myag_q和byag_q停留在0且byag_l，myag_l停留在1）。我已经自己模拟了计数器并且知道它继续在0和M之间循环。

下面列出了顶级模块，mod-m计数器和脉冲发生器的代码。另一个脉冲发生器与第一个脉冲发生器非常相似。无需检查我的用户约束文件，因为我确定我正确地获得了引脚分配。我需要大致了解在组合这些模块时是否犯了任何重大错误/是否正确写入了最后一个程序（脉冲发生器）。最重要的是，我需要知道我使用计数器触发脉冲的方式是否正确。

顶级模块

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity trigger is
    Port ( clk, rst : in  STD_LOGIC;
              d: in STD_LOGIC_VECTOR(25 downto 0);
           myag_l, myag_q, byag_l, byag_q : out  STD_LOGIC);
end trigger;

architecture struc_arch of trigger is
signal counter: STD_LOGIC_VECTOR (25 downto 0);
begin

mini_yag: entity work.mini_yag(Behavioral)
port map(clk=>clk,rst=>rst,count=>counter,myag_l=>myag_l,myag_q=>myag_q);
big_yag: entity work.big_yag(Behavioral)
port map(clk=>clk,rst=>rst,d=>d,count=>counter,byag_l=>byag_l,byag_q=>byag_q);
baud: entity work.mod_m_counter(arch)
generic map(N=>26,M=>6434344)
port map(clk=>clk,reset=>rst,max_tick=>open,q=>counter);

end struc_arch;

Mod-M计数器

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity mod_m_counter is
     generic (
        N: integer := 4; -- number of bits
        M: integer := 10 -- mod-M
     );
    Port ( clk, reset : in  STD_LOGIC;
           max_tick : out  STD_LOGIC;
           q : out  STD_LOGIC_VECTOR (N-1 downto 0));
end mod_m_counter;

architecture arch of mod_m_counter is
    signal r_reg: unsigned (N-1 downto 0);
    signal r_next: unsigned (N-1 downto 0);
begin
    --register
    process(clk,reset)
    begin
        if (reset='1') then
            r_reg <= (others=>'0');
        elsif (clk'event and clk='1') then
            r_reg <= r_next;
        end if;
    end process;
    --next-state logic
    r_next <= (others=>'0') when r_reg=(M-1) else
                 r_reg + 1;
    --output logic
    q <= std_logic_vector(r_reg);
    max_tick <= '1' when r_reg=(M-1) else '0';
end arch;

脉冲发生器

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity big_yag is
generic(
T1: unsigned :=to_unsigned(0,26); --Lamp On
T2: unsigned :=to_unsigned(138889,26); --Lamp Off
T3: unsigned :=to_unsigned(4305555,26); --Q-switch On
T4: unsigned :=to_unsigned(4343434,26); --Q-switch Off
T5: unsigned :=to_unsigned(6434343,26)  --Reset Sequence
);
Port( 
clk,rst : in STD_LOGIC;
d,count: in STD_LOGIC_VECTOR(25 downto 0);
byag_l,byag_q : out STD_LOGIC
);
end big_yag;

architecture Behavioral of big_yag is
signal delay,counter: unsigned (25 downto 0);
signal byag_l_reg,byag_l_next,byag_q_reg,byag_q_next: std_logic;
begin
delay <= unsigned(d);
counter <= unsigned(count);

--register
process(rst,clk)
begin
if rst='1' then
    byag_l_reg <= '0';
    byag_q_reg <= '0';
elsif (clk='1' and clk'event) then
    byag_l_reg <= byag_l_next;
    byag_q_reg <= byag_q_next;
end if;
end process;

--next state logic
byag_l_next <= '1' when counter = T1+delay else
               '0' when counter = T2+delay else
               byag_l_reg;
byag_q_next <= '0' when counter = T1+delay else
               '1' when counter = T3+delay else
               '0' when counter = T4+delay else
               byag_q_reg;

--output logic
byag_l <= byag_l_reg;
byag_q <= byag_q_reg;

end Behavioral;

Answer 1

模拟与现实之间的不匹配通常归结为以下一个或多个问题：

测试台不提供与实际电路相同的刺激。
- 示例：测试台模拟按钮按下简单1＆gt; 0＆gt; 1序列，但真正的按钮不会有这样一个＆＃39; clean＆＃39;行为。
设计未通过时序约束，或设计未受到适当限制。
设计中存在竞争条件或危险，这是由非时钟/异步路径设计中的问题引起的。
- 示例：当max_tick更改时，您的reg_M信号可能会出现故障。
任何时钟域交叉的设计都存在问题。

VHDL脉冲发生器似乎被困住了

1 个答案: