rocketchip_wrapper.v中的系统模块

Question

我在fpga-zynq / common /中引用了rocketchip_wrapper.v来对其进行某些修改并为新的fpga自定义它。在第136行，正在连接模块系统（系统system_i（....））。这个系统模块在哪里定义？
AXI模块是从某个地方导入的（ip core）还是在设计中完全定义了？

Answer 1

在Xilinx Vivado中，IP核的实例（在您的情况下为zynq处理系统）由XCI文件表示。 XCI文件是IP-XACT组件实例XML文件，它记录用于创建IP（UG895 Vivado System Level Design Entry）的项目选项，自定义参数和端口参数的值。

Answer 2

系统模块在Vivado项目中定义。它是如何将其余的IP块以verilog暴露给用户的verilog，并且块设计由tcl脚本实例化（例如zedboard / src / tcl / zedboard_bd.tcl）。 AXI模块只是该项目块设计中的另一个块。

对于使用带有火箭芯片的非Zynq板，我会查看顶级火箭芯片（RocketChip.scala）的凿子代码，并查看接口MemIO和HostIO。 rocketchip_wrapper.v中的verilog只是一个薄层，可以将这些接口转换为Zynq上的接口。