我正在尝试编写一个顶级verilog,其中包含几个相同模块的实例。第一次实施应该在外面连接,而其他的实例应该是浮动的。 任何人都可以帮我使用AUTO和AUTO_TEMPLATE来使emacs将所有输入连接到零,并将所有输出保持为空[]。 我在模块IO名称中没有任何标识,表明它的输入或输出(所以我不能使用通配符) 有没有办法让工具能够识别所有输入(并连接到零)和所有输出(并保持浮动)? 感谢
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我设法通过将auto_template与lisp:
一起使用来实例化这些模块/ * module_name AUTO_TEMPLATE ( 。(。*)(@“(if(等于vl-dir \”输出\“)\”\“(concat vl-width \”'b0 \“))”), );
* / 那样 - 所有输入都是0,输出保持不连接!!