在verilog中延迟更改值

时间:2015-06-22 09:01:12

标签: delay verilog mux

我有3个通道,2个控制信号和一个时钟

input [2:0] channel ;
output pulse;
output A;
input clk;
parameter delay =1; // it can be 2 or  any other value 

每10个clk周期将选择一个通道 当选择通道1时,我想创建一个延迟脉冲,并且脉冲的边界有信号A"高"如果channel2为0并且如果通道3为1则保持高电平,则信号A应为" 0"选择channel3之前的延迟值。 我该怎么做?

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