标签： vhdl modelsim vlsi
我正在使用Modelsim命令行模拟＆amp;产生所有信号的WLF。语言是VHDL。
问题在于，我在VHDL包中定义了很多信号，但在模拟结束后，这些信号在WLF中不可用。
是否有任何命令或modelsim.ini被修改以将包信号转储到WLF？
答案 0 :(得分：0)
鉴于您使用模拟顶层的库，您可以：
log -r /package_name/*
或只是
log -r /*
只是执行以下操作不会导致包信号被包含在内。
log -r *