我无法使用Xilinx uartlite IP

时间：2015-06-06 17:14:29

标签： vhdl verilog fpga xilinx vivado

我试图使用带有AXI4-lite接口的Xilinx uartlite 2.0 IP来传输没有微处理器处理器的字节。不幸的是，在设置数据和有效信号并且tx信号从不发送之后，所有就绪信号都保持低电平。

我已经包含了我的模拟结果。任何想法？

Xilinx Uartlite 2.0 axi4-lite timing simulation

1 个答案:

答案 0 :(得分：0)

对于后代，必须反转重置并确保所有输入都已初始化。感谢您提供的有用评论。我附上了工作模拟enter image description here

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