VHDL双向测试平台-UUT模块

Question

我对VHDL世界有点新意，需要一些对许多人来说似乎微不足道的指导。

我想要的是构建一个双向Testbench-UUT模块，在那里我可以从我的主模块控制测试平台给出的输入流。

实际上，当我准备处理新输入时，我需要对我的测试平台说。

类似于，从我的'main'模块中引发一个标志，使得测试平台能够推送新的输入。这可能由if语句控制，如果该标志为'up'，则允许下一个输入流入。

我正在摆弄inout端口，但没有按照这种方式对其进行排序......

你能帮助我吗，如果可能的话，请提供一些简短的示例代码？

Answer 1

这样做的一种相当简单的方法是在您的测试平台中使用wait until刺激过程。如果您正在测试的块中输出数据就绪信号，则它看起来像：

STIMULUS_PROCESS: process
    while (not loopCondition) loop
        -- Apply stimulus to the inputs
        wait until dataReady = '1';
        -- Read the outputs and repeat.
    end loop;
end process;

Answer 2

最后，我必须在我的测试平台进程中包含一个敏感列表，其中包含任何标志对触发下一个输入很有用。 G