Question

如何在Verilog中声明和使用1D和2D字节数组？

例如。怎么做

byte a_2D[3][3];
byte a_1D[3];

// using 1D
for (int i=0; i< 3; i++)
{
    a_1D[i] = (byte)i;
}

// using 2D
for (int i=0; i< 3; i++)
{
    for (int j=0; j< 3; j++)
    {
        a_2D[i][j] = (byte)i*j;
    }
}

Answer 1

Verilog以位为单位思考，因此reg [7:0] a[0:3]将为您提供一个4x8位数组（= 4x1字节数组）。您可以使用a[0]获取第一个字节。第二个字节的第三位是a[1][2]。

对于2D字节数组，首先检查您的模拟器/编译器。较旧的版本（我相信'01之前）不会支持这个。然后reg [7:0] a [0:3] [0:3]会给你一个2D字节数组。例如，可以使用a[2][0][7]访问单个位。

reg [7:0] a [0:3];
reg [7:0] b [0:3] [0:3];

reg [7:0] c;
reg d;

initial begin

   for (int i=0; i<=3; i++) begin
      a[i] = i[7:0];
   end

   c = a[0];
   d = a[1][2]; 


   // using 2D
   for (int i=0; i<=3; i++)
      for (int j=0; j<=3; j++)
          b[i][j] = i*j;  // watch this if you're building hardware

end

Answer 2

除了Marty优秀的答案之外，SystemVerilog规范还提供byte数据类型。下面声明一个4x8位变量（4个字节），为每个字节分配一个值，然后显示所有值：

module tb;

byte b [4];

initial begin
    foreach (b[i]) b[i] = 1 << i;
    foreach (b[i]) $display("Address = %0d, Data = %b", i, b[i]);
    $finish;
end

endmodule

打印出来：

Address = 0, Data = 00000001
Address = 1, Data = 00000010
Address = 2, Data = 00000100
Address = 3, Data = 00001000

这在概念上类似于Marty的reg [7:0] a [0:3];。但是，byte是2状态数据类型（0和1），但reg是4状态（01xz）。使用byte还需要您的工具链（模拟器，合成器等）来支持此SystemVerilog语法。另请注意更紧凑的foreach (b[i])循环语法。

SystemVerilog规范支持各种多维数组类型。 LRM可以比我更好地解释它们;参见 IEEE Std 1800-2005 ，第5章。

Answer 3

实际上很简单，就像C编程一样，你需要在声明的同时传递右侧的数组索引。但是，对于4个元素，语法将类似于[0：3]。

reg a[0:3];

这将创建一位单位数组。类似地，可以像这样创建2D数组：

reg [0:3][0:2];

现在在C中假设您创建了一个int的2D数组，那么它将在内部创建一个32位的2D数组。但遗憾的是Verilog是一个HDL，因此它以比特而不是一堆比特来思考（虽然在Verilog中有int数据类型），它可以允许你创建任意数量的比特来存储在数组元素中（这不是在使用C的情况下，您不能在C）中的2D数组的每个元素中存储5位。因此，要创建一个2D数组，其中每个元素都可以保存5位值，您应该写下：

reg [0:4] a [0:3][0:2];

如何在Verilog中声明和使用1D和2D字节数组？

3 个答案: