systemverilog的静态转换

Question

我尝试在systemverilog代码中使用静态强制转换。 我有类型逻辑的变量：

logic [127:0] data[];

我想获得bit类型的变量。为此，我写了以下代码：

bit [127:0] bit_data [];
bit [127:0] b_data; 

typedef bit [127:0] bit_127_t;
bit_data = bit_127_t' (data);
b_data = bit_data[0];

这段代码没有用。我找不到错误。 提前致谢

Answer 1

当你说某些东西不起作用时，总是有助于展示什么不起作用。就像你得到的结果不同于预期，或编译错误？

我认为您的typedef不正确。它应该是

typedef bit [127:0] bit_127_t[];

在bit_data的声明中使用相同的typedef也会有所帮助。