verilog中的条件表达式

Question

我想知道VIVADO中的合成器将如何理解verlig中的条件运算符。表达式如下：A = X？ Y：-Y将包含任何乘数，因为第二个分支中有负号。它首先是（-1）* Y的乘法，还是硬件中根本不使用任何乘数。

此致 喷射

Answer 1

不，它不会使用任何乘数。您将获得以下结构：

正如您所看到的，只使用了一个多路复用器和一个加法器（以实现两个补码）。