标签: vhdl modelsim intel-fpga quartus
要实现我目前正在做的VHDL代码:
tmpOutput <= "UUUUUUUU";
这完全被视为错误吗?另外,这在合成设计时会带来问题吗?
非常感谢!
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'U'未定义,但未初始化。这是完全合法的,但是很奇怪,因为从逻辑上讲信号不会从未初始化的值变回到未初始化的值。
最好使用'X',这是未知的或' - ',这是无关紧要的。至于综合工具将用它做什么,它会认为它不关心或与'0'相同。