标签： c verilog fpga
我没有灵感，所以寻求一些建议。我在Zynq SoC上制作了TxRx（整个PHY层在FPGA上 - PL部分）。我的Rx（我已经为Tx制作了接口）为我提供了8位数据输出和数据包信号长度，现在我在FPGA和处理器之间建立接口。我有两个想法，但不知道他们是对的。一种方法是在Rx之后将缓冲器放在FPGA部分上，等待直到我接收到代表一个整个数据包的所有Nx8位。另一种方法是在ARM-PS部分上建立缓冲区，并通过DMA每8位写入一次。您认为更好的做事方式是什么？ PS和PL之间的总线可以是32位或64位。