使用无限循环扫描和更新输出信号是一种很好的编程风格

时间:2015-03-08 11:38:06

标签: verilog

我的代码如下:

  module command_FSM(sys_R_Wn,sys_ADSn,cState,sys_REF_REQ,sys_REF_ACK,sys_INIT_DONE,sys_CLK);

 input sys_R_Wn;
 input sys_CLK;
 input sys_ADSn;
 output  [4:0] cState;
 inout sys_INIT_DONE;
 input sys_REF_REQ;
 output sys_REF_ACK;

 wire sys_R_Wn;
 wire sys_ADSn;
 reg [4:0] cState;
 wire sys_INIT_DONE;
 wire sys_REF_REQ;
 reg sys_REF_ACK;
 reg mjet;
 integer i;

 parameter c_idle=5'b10000;
 parameter c_AR=5'b10001;
 parameter c_tRFC=5'b10010;
 parameter c_rdata=5'b10011;
 parameter c_tDAL=5'b10100;
 parameter c_cl=5'b10101;
 parameter c_ACTIVE=5'b10110;
 parameter c_wdata=5'b10111;
 parameter c_REDA=5'b11000;
 parameter c_tRCD=5'b11001;
 parameter c_WRITEA=5'b11010;

 initial 
 begin
 cState=c_idle;
 end

 initial
 begin
 for(i=0;;i=i+1)
 begin
 #2;  
 if (sys_INIT_DONE==1'b1)
 if(~sys_REF_REQ && ~sys_ADSn)
 begin
 case (cState)


 5'b10000: begin
            cState=c_ACTIVE;
            #10;
            end


  5'b10110:
           if(sys_R_Wn)
           begin 
           cState=c_tRCD;
           #10;
           cState=c_REDA;
           end
           else
           begin
           cState=c_tRCD;
           #10;
           cState=c_WRITEA;
           end




  5'b11000: begin
            cState=c_cl;
            end

  5'b10101: begin
            cState=c_rdata;
            end

  5'b11010: begin
            cState=c_wdata;
            end

  5'b10111: begin
            cState=c_tDAL;
            end
            endcase
            end
            end
            end 

     always @(posedge sys_REF_REQ)
     begin
     sys_REF_ACK=1;
     case(cState)
     5'b10000: begin
          cState=c_AR;
          #50;
          cState=c_idle;
          end
     endcase
     end
     endmodule

这里我想要" cState"信号要根据状态机连续扫描和更新。首先我总是尝试@ *,因为它只有输出信号cState要更新。所以该块只执行一次,因为它没有被修改的输入信号总是@所以我怀疑使用"无限循环"是好事。为了不断扫描和更新的目的而服务

1 个答案:

答案 0 :(得分:2)

简短的回答是否定的;使用无限循环实现FSM并不是一种好方法。

答案很长,这在很大程度上取决于。首先,如果这个FSM纯粹用于仿真中的功能模型,并且永远不会为FPGA或ASIC合成;您可以使用无限循环来实现FSM。但是,您应该使用关键字forever来实现这些循环,而不是for (i = 0; ; i = i + 1)while (1)。或者,如果它们是时钟的,您可以使用always @(posedge clk)等来触发它们(如果它是分叉的过程或类似的东西,则使用forever begin @(posedge clk)。)

但是,基于此模块的标题,您似乎想要制作可综合的FSM,在这种情况下,您需要做很多修复代码。下面是一个简短的建议列表,使您的代码可以合成并具有更好的风格:

  • 作为一般规则,请勿在模块内使用initial块。虽然它们有一些有限的用途(在FPGA综合中),但在使用它们之前应该完全理解这些用途。如果您需要变量来处理初始状态,请在存储该变量的元素中使用重置行(请参阅下一点)

  • 组合逻辑应放在always @*块中,顺序逻辑应放在always @(posedge clk[, negedge rstL])块中(重置是可选的)。制作状态机时,我建议使用以下样式:

reg state, next_state;

// The register that holds the state always @(posedge clk, negedge rstL) begin if (~rstL) begin state <= INIT; // Your starting state here
end else begin state <= next_state;
end end

// The logic that determines the next state and output values based on the inputs and current state always @* begin // Defaults
[ Place your outputs here with some default value ]

next_state = state; // As selfloops are common, I typically just set the next state to be the current state

case (state) [ Your logic for what to do in each state here ]
endcase end

我认为这种形式是最好的,以确保没有锁存器,并使合成工具满意简单的寄存器块(always @(posedge clk)块)。

  • 使用状态名称参数是一种很好的做法,但您应该在任何地方使用它们,即使在case语句中也是如此:

case (state)
  INIT: begin
    ...
  end
  READ: begin
    ...
  end
endcase
  • 请勿在{{1​​}}等组合逻辑中使用延迟。您在x = 1'b0; #10; x = 1'b1;块中更改cState,但每个州的逻辑确实应该不同。

  • 如果initial可能是输入,则将sys_REF_REQ声明为输入。

  • 不要在非时钟事物上触发逻辑,例如always @(posedge sys_REF_REQ)。只在时钟上使用posedge和negedge,并在可综合代码中重置。

这就是我现在看到的所有内容,但其他人可能会在评论中添加更多内容。祝你好运!