为什么systemverilog 4状态变量需要更多内存？

Question

在systemverilog LRM中给出了4个状态变量需要更多位来编码X和Z.这些X和Z是如何编码的？

Answer 1

对于模拟器来跟踪具有4个状态的位，它需要2位实内存。模拟器可能编码为：

2'b00:  zero
2'b01:  x
2'b10:  z
2'b11:  one

如果使用2状态，则只需1位内存即可跟踪它。

即具有4个状态的32位总线将为模拟器提供64位存储器，但如果使用2状态类型则仅为32位。