Question

我编写了一个异步fifo缓冲区，但是当我运行它时，我在输出端口上获得了XXX。我提到了关于SO的有关问题，其中说断言复位信号应该使其工作但是尽管如此，我仍然面临同样的问题。

任何帮助将不胜感激。感谢

module fifo 
    #(parameter width =8,
                           addr_width = 4,
                            depth = (1 << addr_width)
     )
     ( // Read port
      output  [width - 1:0] dout,
      output reg                 empty_out,
      input wire                 rd_en,
      input wire              rclk,
      //write port
        input wire [width-1:0]  din,
        output reg                  full,
        input wire                  wr_en,
        input wire                  wclk,

        input wire                  rst
);

(* ram_style = "bram" *)
reg [width-1:0] memory_s[depth-1:0];
reg [31:0] push_ptr;
reg [31:0] pop_ptr;

assign dout = memory_s[pop_ptr];  // assign cannot assign values to registers
always @(posedge wclk)
    begin
        if (rst == 1)
            push_ptr <= 0;
        else if(wr_en == 1)
            begin
                memory_s\[push_ptr\] <= din;
                //$display("w: %d", push_ptr);
            if (push_ptr == (depth -1))
                    push_ptr <= 0;
            else 
                push_ptr <= push_ptr + 1;
        end
    end

always @ (posedge rclk)
    if (rst == 1)
        pop_ptr <= 0;
    else if (rd_en ==1)
        begin
                //dout <= memory_s\[pop_ptr\]; 
                //$display("r: %d", pop_ptr);
            if (pop_ptr == depth-1)
                pop_ptr <=0;
            else
                pop_ptr <= pop_ptr+1;
        end

reg full_s;
reg overflow;

always @*
begin
        if (rst == 1)
            full_s <= 0;
        else if (push_ptr <= pop_ptr)
            if (push_ptr + 1 == pop_ptr)
               begin
                full_s <= 1;
                $display("push,pop,full: %d %d %d", push_ptr,pop_ptr,full_s); 
                end
            else 
                full_s <=0;
        else 
            if(push_ptr + 1 == pop_ptr + depth) 
               begin
                full_s <= 1;
                $display("push,pop,full: %d %d %d", push_ptr,pop_ptr,full_s);
                end
            else
                full_s <= 0;

        end
endmodule]

这是一个波形：

waveform
（external link）

添加了Testbench 模块fifoTb;

// Inputs
reg rd_en;
reg rclk;
reg [7:0] din;
reg wr_en;
reg wclk;
reg rst;

// Outputs
wire[7:0] dout;
wire empty_out;
wire full;

// Instantiate the Unit Under Test (UUT)
fifo uut (
    .dout(dout), 
    .empty_out(empty_out), 
    .rd_en(rd_en), 
    .rclk(rclk), 
    .din(din), 
    .full(full), 
    .wr_en(wr_en), 
    .wclk(wclk), 
    .rst(rst)
);
initial begin
    // Initialize Inputs
    rd_en = 0;
    rclk = 0;

    wr_en = 0;
    wclk = 0;
    rst = 1;
    din = 8'h0;
    // Wait 100 ns for global reset to finish
    #100;
  rst = 0; 
    wr_en = 1;
    din = 8'h1;
    #101 din = 8'h2;
    rd_en = 1;
    // Add stimulus here

end

always begin #10 wclk = ~wclk; end

always begin #10 rclk = ~rclk; end
endmodule

Answer 1

我建议在输出dout信号上添加其他逻辑避免使用'bxxx值，因为memory_s具有初始值 'bxxx：

assign dout = (rd_en) ? memory_s[pop_ptr] : 0;

创建测试平台的其他提示：

首先，尝试了解您的情况非常重要设备工作。

在阅读您的RTL代码后，我得出结论，您的fifo工作在以下方式：

写入操作

always @(posedge wclk)
  begin
     if (rst == 1)
       push_ptr <= 0;
     else if(wr_en == 1)
       begin
          memory_s[push_ptr] <= din;
          if (push_ptr == (depth -1))
            push_ptr <= 0;
          else
            push_ptr <= push_ptr + 1;
       end
  end

当wr_en为高时，执行两个操作。

din的值将写在memory_s所指的位置 push_ptr的下一个正边缘wclk。
如果push_ptr与(depth -1)相等，则0将被写入寄存器push_ptr其他寄存器push_ptr增加1 代替。

wr_en为低时，不会执行写操作。

阅读操作

assign dout = memory_s[pop_ptr];

always @ (posedge rclk)
  if (rst == 1)
    pop_ptr <= 0;
  else if (rd_en ==1)
    begin
       if (pop_ptr == depth-1)
         pop_ptr <=0;
       else
         pop_ptr <= pop_ptr+1;
    end

当rd_en为高时，请按pop_ptr增加注册1 pop_ptr不等于depth-1，而是用0代替dout。 memory_s将始终保持寄存器指向的pop_ptr值 wr_en = 1; din = 8'h1; #101 din = 8'h2; rd_en = 1;。

为您要执行的每个操作创建任务通常很方便。

task write(input [7:0] pdin);
   $display("[ testbench ] writing data: %0x", pdin);
   din <= pdin;
   wr_en <= 1;
   @(posedge wclk);
   din <= 0;
   wr_en <= 0;
endtask

task read(output [7:0] prdata);
   rd_en <= 1;
   @(posedge rclk);
   prdata = dout;
   rd_en <= 0;
   $display("[ testbench ] reading data: %0x", prdata);
endtask

我为您创建了写入和读取任务，您可能需要这样做替换上面的代码。

  write(8'hAA);
  read(read_data);

  write(8'hCC);
  read(read_data);

  write(8'hBC);
  read(read_data);

以下是如何使用这些任务：

 always @*
 begin
         if (rst == 1)
             full_s <= 0; . . .

在编写组合电路时，不建议添加一个重置逻辑。

此外，大多数EDA工具供应商建议使用阻止（<=）分配写入组合电路和非阻塞分配（$finish）时序电路。

通过拨打initial begin #1000; $finish; end来结束你的模拟。

{{1}}

XXX在输出端口上

1 个答案: