如何使用派生类约束检查类随机对象结果

时间:2015-01-21 07:55:32

标签: system-verilog uvm

假设我有这两个类:

class random_packet extends uvm_sequence_item;
    rand int cmd;
    ...
endclass

及其扩展名:

class good_packet extends random_packet;
    constraint good_constr {
    cmd inside {0,1,2};
    }
    ...
endclass

(这里我不打算创建good_packet对象,但我只想用它的约束作为参考) 然后我实例化random_packet对象并将其随机化:

random_packet pkt;
pkt = random_packet::type_id::create("pkt");
pkt.randomize();

我的问题:是否有更简单的方法利用其派生类good_packet的约束来检查结果pkt.cmd是否属于good_packet约束类别? 这比编写冗余代码更好:

if (pkt.cmd == 0 || pkt.cmd == 1 || pkt.cmd == 2) $display("good");
else $display("bad");

1 个答案:

答案 0 :(得分:6)

您可以将pkt的内容复制到good_packet类型的新数据包中,然后检查约束是否成立。

首先,您需要一个可以根据good_packet的字段更新random_packet字段的函数:

class random_packet extends uvm_sequence_item;
  // ...

  virtual function void update(random_packet source);
    this.cmd = source.cmd;
  endfunction
endclass

使用此功能,您可以更新之前创建的good_packet字段:

// ... randomization of 'pkt' happened earlier

good_packet g_pkt = new();
g_pkt.update(pkt);

现在g_pkt包含与pkt相同的值,您可以使用内联约束检查器构造来检查good_packet类中定义的约束是否成立:

if (g_pkt.randomize(null))
  $display("good");
else
  $display("bad");

randomize(null)的来电实际上不会使g_pkt内的任何内容随机化(这有点像将每个字段设置为rand_mode(0))。

您可以在IEEE 1800-2012 standard 18.11.1内联约束检查器部分找到有关此构造的更多信息。