Question

我目前正在尝试使用以前制作的组件设计程序计数器（PC）。我的设计模型看起来像picture here。

我遇到的问题是将我的MUX组件连接到PC寄存器组件。我应该使用给定的信号，但我不确定如何准确连接它们。 AS代表，在编译时我正在接受

错误（10028）：无法在pc_update.vhd解析网络“PC_next [31]”的多个常量驱动程序（52）

...

错误（10028）：无法在pc_update.vhd解析网络“PC_next [14]”的多个常量驱动程序（52）

错误（10029）：pc_update.vhd（63）

的常量驱动程序

错误：无法详细说明顶级用户层次结构

我知道那是因为我有两个组件试图写入相同的信号，这是错误的，我只是不知道我应该怎么解决它。任何帮助表示赞赏。

以下是我给出的代码，我的实现从第41行的begin语句开始。

library ieee ;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

---------------------------------------------------

entity pc_update is
    port( clk: in std_logic; -- clock
        incH_ldL: in std_logic; -- increment PC = PC + 4 when high,
                                -- load PCInput when low
        PCInput: in std_logic_vector(31 downto 0); -- external input for PC
        InstrAddr: out std_logic_vector(31 downto 0) ); -- instruction address
end entity pc_update;

----------------------------------------------------

architecture pc_update_arch of pc_update is

    component register32 is
        port( clr: in std_logic; -- async. clear
              clk: in std_logic; -- clock
               ld: in std_logic; -- load
                D: in std_logic_vector(31 downto 0); -- data input
                Q: out std_logic_vector(31 downto 0) ); -- data output
    end component register32;

    component mux2to1_32 is
        port( sel: in std_logic; -- selection bit input
               X0: in std_logic_vector(31 downto 0); -- first input
               X1: in std_logic_vector(31 downto 0); -- second input
                Y: out std_logic_vector(31 downto 0)); -- output
    end component mux2to1_32;


    signal PC_current: std_logic_vector(31 downto 0); -- the current state of
                                                      -- PC reg
    signal PC_add_4: std_logic_vector(31 downto 0); -- output from the adder 
    signal PC_next: std_logic_vector(31 downto 0); -- output from the MUX

    begin

        PC: register32 Port Map(  --32 bit register
           clk => '1', 
            ld => '1',  
             D => PC_next, 
             Q => PC_Current 
           );

       MUX: mux2to1_32 Port Map(  -- 32 bit multiplexor
          sel => incH_ldL, 
           X0 => PCInput ,
           X1 => PC_add_4,
            Y =>  PC_next 
         );


    PC_add_4 <= (PC_current + 4);

    process (incH_ldL, clk, PC_next, PC_current)
        begin
        if rising_edge(clk) then
            if  (incH_ldL = '0') then
                PC_next <= PCInput;
            else PC_next  <= PC_add_4;
            end if;
        end if; 
        InstrAddr <= PC_current;    
    end process;

end architecture pc_update_arch;

编辑因为似乎需要。这是mux2to1_32和register32的代码 register32

library ieee ;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

---------------------------------------------------

entity register32 is port( 
clr: in std_logic; -- async. clear
clk: in std_logic; -- clock
 ld: in std_logic; -- load
  D: in std_logic_vector(31 downto 0); -- data input
  Q: out std_logic_vector(31 downto 0) ); -- data output
end entity register32;

----------------------------------------------------

architecture register32_arch of register32 is

begin 
    process(clk, clr)
    begin
        if clr = '1' then
            q <= x"00000000";
        elsif rising_edge(clk) then
           if ld = '1' then
                q <= d;
           end if;
        end if;
    end process;
END register32_arch;

mux2to1_32

library ieee ;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

---------------------------------------------------

entity mux2to1_32 is
port( sel: in std_logic; -- selection bit input
X0: in std_logic_vector(31 downto 0); -- first input
X1: in std_logic_vector(31 downto 0); -- second input
Y: out std_logic_vector(31 downto 0)); -- output

end entity mux2to1_32;

----------------------------------------------------

architecture mux2to1_32_arch of mux2to1_32 is
begin

    Y <= X1 when (SEL = '1') else X0;

end architecture mux2to1_32_arch;

Answer 1

您的进程和MUX实例几乎完全相同（假设您的mux2to1_32按名称工作）。但是，该过程会产生一个注册输出（因为它只作用于时钟边沿）。您需要删除其中一个。

请注意，对于您的流程，incH_ldL和PC_next不需要位于敏感度列表中，因为您只有在clk有事件时才会查看它们（已在灵敏度清单）。如果将PC_current从流程中移出作为独立的并发语句，Instr_addr <= PC_current也可以被取出 - 没有理由将它捆绑在流程中。

另请注意，您尚未在clr上分配PC端口，并且已将clk分配给'1'，这几乎肯定是错误的。

事实上，您使用的组件几乎完全没必要。整个设计可以通过1个内部信号完成，这个过程类似于你所拥有的过程，以及一个并发声明：

architecture pc_update_arch of pc_update is
    signal PC : std_logic_vector(31 downto 0):=(others=>'0');
begin
    process (clk)
        begin
        if rising_edge(clk) then
            if  (incH_ldL = '0') then
                PC <= PCInput;
            else
                PC <= PC + 4;
            end if;
        end if; 

    end process;
    InstrAddr <= PC;
end architecture pc_update_arch;

如果您希望对组件进行实现，则根本不需要描述任何逻辑 - 只需要连接信号。

VHDL程序计数器，多个常量驱动程序错误

1 个答案: