我有关于前端总线（FSB）特性的基本问题
例如考虑Pentium 4 FSB：它是一个四泵浦的＃34; FSB＆＃39;时钟（BCLK）为100Mhz但数据传输速率为400 MT / s（4个传输/周期）的总线。
AFAIK需要完成与内存之间的转移五个阶段：请求阶段，窥探阶段，响应阶段和数据阶段。其中一些（例如请求阶段）需要一个总线时钟周期（BCLK）。
因此，即使发送数据的过程是四泵浦的，由于（必要的）先前相关的阶段（即请求，窥探和响应），净FSB传输速率不能是BCLK x 4
有意义吗？
更深入地看一下，似乎是＃34;流水线＆＃34; FSB架构是原始问题的答案。 Pentium 4 FSB具有用于地址，数据（64位数据总线和控制）和控制的单独通道，以流水线模式运行，最大化DRAM模块吞吐量
有人可以证实我的理解吗？感谢。