vcd没有生成正确的格式

Question

这里是我认为是正确格式的测试文件...即使在那之后也没有生成.vcd文件。有什么帮助吗？

module t_Prob_5_48 (); 
reg x_in, clk, reset_b; 
wire y_out; 
Prob_5_48 M0 (y_out, x_in, clk, reset_b); 
initial #400 $finish; 
initial begin clk = 0; forever #5 clk = !clk; end
initial fork
reset_b = 0; 
#30 reset_b = 1; 
#30 x_in = 0; 
#100 reset_b = 0; 
#110 reset_b = 1; 
#110 x_in = 1; 
#200 reset_b = 0; 
#210 reset_b = 1; 
#210 x_in = 0; 
#220 x_in = 1; 
#300 reset_b = 0; 
#310 reset_b = 1; 
#310 x_in = 1; 
#330 x_in = 0;  
join
endmodule

Answer 1

要生成VCD文件，您需要在Verilog文件中调用$dumpvars。例如：

initial $dumpvars;

请参阅IEEE Std 1800-2012，第21.7节“值更改转储（VCD）文件”。