延迟在我的verilog代码中出错

Question

我是verilog的新手，这是问题所在，我想用＆＃34;＃＆＃34;符号，但代码因为它而给出错误，如果我删除它然后程序工作。 这是代码，你可以帮我吗？

module b5(
input wire switch,
output wire led
);

 #100 assign led = switch;

endmodule

Answer 1

延迟位于错误的位置。它应该是assign #100 led = switch;

仅供参考：#延迟仅适用于模拟。如果您计划合成（例如在FPGA上运行），则不能使用#延迟。请使用时钟管线。