我开始使用VHDL开始处理已启动的项目：已经在该项目上进行了许多模拟和编译。
我决定使用Git能够在许多计算机上工作，但我仍然需要将文件推送到存储库。由于项目中充满了.exe和其他编译输出文件，因此需要永久上传（我知道Git在转换为二进制文件方面非常有效）。
然而，这是我第一次使用VHDL，因此我无法区分源文件和模拟/编译输出。
我正在使用Xilinx ISE工作Xilinx Spartan-6（无法判断它是WebPack还是Design Suite，但我说的是WebPack）
我应该在.gitignore中包含哪些文件扩展名？
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这在很大程度上取决于您的模拟器/工具链。我知道Riviera-PRO使用.asbd，.awc，.lib，.mgf，.data，.index和一些无扩展名的文件进行模拟。我认为GHDL可能至少使用.exe个文件，但我从未使用过它。 Altera和Xilix实现工具链也使用不同（和许多）文件扩展进行综合。您可能最好保留单独的源和模拟/编译目录，并且仅在源目录上使用版本控制（如果需要，可以使用发布二进制文件的文件夹）。
您想要的文件扩展名更容易定义。 VHDL源是.vhd或.vhdl个文件。 Verilog使用.v和.vh。
您还需要您的时序约束（如果您不执行项目流，则可能构建脚本 - 但它们通常没有文件扩展名）来进行构建。 Xilinx ISE时序约束为.xcf和.ucf个文件。