全局内存负载/存储效率和全局内存合并

Question

我有以下简单的代码：

#include<stdio.h>

#define BLOCKSIZE_X 32
#define BLOCKSIZE_Y 1

int iDivUp(int a, int b) { return ((a % b) != 0) ? (a / b + 1) : (a / b); }

#define gpuErrchk(ans) { gpuAssert((ans), __FILE__, __LINE__); }
inline void gpuAssert(cudaError_t code, char *file, int line, bool abort=true)
{
    if (code != cudaSuccess) 
    {
        fprintf(stderr,"GPUassert: %s %s %d\n", cudaGetErrorString(code), file, line);
        if (abort) exit(code);
    }
}

__global__ void kernel0(float *d_a, float *d_b, const unsigned int M, const unsigned int N)
{
    const int tidx = threadIdx.x + blockIdx.x * blockDim.x;
    const int tidy = threadIdx.y + blockIdx.y * blockDim.y;

    if ((tidx < M)&&(tidy < N)) {

        d_b[tidy * M + tidx] = d_a[tidy * M + tidx];

    }

}

void main()
{
    const unsigned int M = 32;
    const unsigned int N = 1;

    float *d_a; cudaMalloc((void**)&d_a, M*N*sizeof(float));
    float *d_b; cudaMalloc((void**)&d_b, M*N*sizeof(float));

    dim3 dimGrid(iDivUp(M, BLOCKSIZE_X), iDivUp(N, BLOCKSIZE_Y));
    dim3 dimBlock(BLOCKSIZE_X, BLOCKSIZE_Y);

    kernel0<<<dimGrid, dimBlock>>>(d_a, d_b, M, N);
    gpuErrchk(cudaPeekAtLastError());
    gpuErrchk(cudaDeviceSynchronize());

    cudaDeviceReset();

}

执行两个32 float数组之间的赋值。我正在尝试理解全局内存合并访问与全局内存加载/存储效率以及其他指标/事件之间的关系。

Visual Profiler显示以下指标：

Global Memory Load Efficiency = 50%
Global Memory Store Efficiency = 100%

全局内存负载效率的价值让我感到惊讶。在这两种情况下我都期望100%效率，因为我相信我正在执行完美合并的内存访问。所以我的问题是：

为什么在执行合并内存访问时我的全局内存负载效率为50％，而我的全局内存存储效率为100％？

我还调查了其他可能有用的指标/事件：

gld_inst_32bit = 32 (Number of 32-bit global memory load transactions)
gst_inst_32bit = 32 (Number of 32-bit global memory store transactions)

确实，我正在请求加载/写入32 float s。

uncached global load transaction = 0 (Number of uncached global load transactions)
l1 global load miss = 2 (Number of global load misses in L1 cache)

根据我（可能是错误的）理解，上述两个事件似乎是矛盾的。在l1缓存未命中的情况下，我预计第一个事件与0不同。

gld_request = 1 (Number of executed global load instructions per warp in a SM)
gst_request = 1 (Number of executed global store instructions per warp in a SM)

这似乎与我正在执行完美合并的内存访问这一事实一致。

反汇编代码如下：

/*0000*/         MOV R1, c[0x1][0x100];                          /* 0x2800440400005de4 */
/*0008*/         S2R R3, SR_CTAID.Y;                             /* 0x2c0000009800dc04 */
/*0010*/         S2R R4, SR_TID.Y;                               /* 0x2c00000088011c04 */
/*0018*/         IMAD R4, R3, c[0x0][0xc], R4;                   /* 0x2008400030311ca3 */
/*0020*/         S2R R0, SR_CTAID.X;                             /* 0x2c00000094001c04 */
/*0028*/         ISETP.LT.U32.AND P0, PT, R4, c[0x0][0x2c], PT;  /* 0x188e4000b041dc03 */
/*0030*/         S2R R2, SR_TID.X;                               /* 0x2c00000084009c04 */
/*0038*/         IMAD R0, R0, c[0x0][0x8], R2;                   /* 0x2004400020001ca3 */
/*0040*/         ISETP.LT.U32.AND P0, PT, R0, c[0x0][0x28], P0;  /* 0x18804000a001dc03 */
/*0048*/    @!P0 BRA.U 0x78;                                     /* 0x40000000a000a1e7 */
/*0050*/     @P0 IMAD R2, R4, c[0x0][0x28], R0;                  /* 0x20004000a04080a3 */
/*0058*/     @P0 ISCADD R0, R2, c[0x0][0x20], 0x2;               /* 0x4000400080200043 */
/*0060*/     @P0 ISCADD R2, R2, c[0x0][0x24], 0x2;               /* 0x4000400090208043 */
/*0068*/     @P0 LD R0, [R0];                                    /* 0x8000000000000085 */
/*0070*/     @P0 ST [R2], R0;                                    /* 0x9000000000200085 */
/*0078*/         EXIT;                                           /* 0x8000000000001de7 */

修改

我的配置：CUDA 6.5，GeForce GT540M，Windows 7。

如果我将M从32增加到64以启动两个块并使我的卡的两个可用流式多处理器忙，那么全局内存负载效率将变为{{1这些是新的指标/事件：

100%

gld_inst_32bit = 64 gst_inst_32bit = 64 uncached global load transaction = 0 l1 global load miss = 2 gld_request = 2 gst_request = 2 ，gld_inst_32bit，gst_inst_32bit和gld_request的增加是预期且一致的，因为现在我正在加载{存储gst_request 64 s和float全局内存加载/存储合并请求。但我仍然不了解2和uncached global load transaction如何保持相同，而全局内存负载吞吐量会发生变化以提供l1 global load miss效率。

修改

100%的Kepler K20c上的结果：

M=32

现在Visual Profiler报告了一个未缓存的全局加载事务，但没有Global Memory Load Efficiency = 100% Global Memory Store Efficiency = 100% gld_inst_32bit = 64 gst_inst_32bit = 64 gld_request = 1 gst_request = 1 uncached global load transaction = 1 l1 global load miss = 0 l1 global load hit = 0 全局加载未命中。

修改

我已经对此问题进行了更多调查，增加了l1的值并保持M不变。

当块数为奇数时，即我的GT540M卡的两个流式多处理器上的负载不平衡，则全局内存负载效率低于BLOCKSIZE_X，否则为100%偶然的情况。只要在奇数情况下块数增加，全局存储器负载效率就会慢慢趋于100%。

如果我按照@ 100%编译L1来禁用-Xptxas -dlcm=cg缓存，那么全局内存负载效率始终等于100%，因为它是全局内存存储效率。我知道全局内存存储不使用L1缓存，而只使用L2。

有些图片显示了M的不同值，全局内存负载效率的行为

M=32

M=64

M=96

M=128

M=160

M=192

请注意，M是32的整数倍，可以通过单个warp加载整个缓存行。

通过停用L1，我有：

M=32

M=64

M=96

编辑 - TESLA C2050的结果

M = 32    33.3%
M = 64    28.6%
M = 96    42.9%
M = 128   57.1%
M = 160   71.4%
M = 192   85.7%
M = 224  100%
M = 256  114%
M = 288   90%

同样，如果我禁用L1缓存，我在所有情况下都有100%全局内存负载效率。

Answer 1

计数器的准确性

NVIDIA分析器可以收集原始计数器和指标。许多指标要求内核多次执行。理想情况下，分析器能够在一次通过中收集度量的所有原始计数器，但鉴于性能监视器系统的限制，这根本不可能。

在Fermi架构上，用于收集全局存储器负载效率和全局存储器存储效率的L1统计数据的HWPM系统每个GPC只能观察到1个L1单元。对于GF100（C2050），这相当于25％的观察值。

如果工作负荷未完全填满机器且每个单位的工作量相同，则探查器将无法提供准确的结果。

在Kepler体系结构中，HWPM系统可以从每个L1收集L1统计数据，但仍然存在L2的一些限制，这可能导致小的差异。

在Maxwell架构上，内存系统显着不同，因为全局，本地和表面请求现在都通过统一的L1 / TEX缓存。

CACHED VS.未缓存的

在Fermi架构中，所有全局加载/存储都通过L1缓存。未缓存的全局加载/存储仍然通过L1，使用LSU事务，并且需要标记查找来使缓存行无效。原子是通过L1进行全局访问的唯一形式，它不会使L1缓存失效。

开普勒架构有一些小变化。默认情况下，大多数芯片不会缓存全局内存访问，因此所有全局负载都会被缓存。在GK110和GK208芯片上，可以使用新的LDG指令通过TEX缓存加载全局数据。

从SM到L1的缓存和未缓存全局加载事务是128个字节。

从L1到L2的缓存全局负载事务完成为4个32B请求。

从L1到L2的未缓存全局负载事务是作为32B请求的最小数量完成的。