标签： verilog state-machine synthesis synopsys-vcs
是否有任何干净/自动的方法来隔离FSM中的单个管道阶段并仅合成该管道阶段？ 详细说明：我需要在单个管道阶段（粗略地说，执行阶段）进行一些时序分析 想知道是否有办法使用Synopsys工具套件来做到这一点。