我正在使用Matlab HDL编码器（Matlab版本R2012b）将matlab代码转换为VHDL。但是时间问题似乎存在一些问题。 我验证了使用＆＃39; Cosimulation＆＃39;生成的代码。由Matlab提供的工具，它似乎工作得很好。我附上下面生成的报告：
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HDL Synthesis Report
Macro Statistics
# Multipliers : 12
11x11-bit multiplier : 2
12x12-bit multiplier : 10
# Adders/Subtractors : 16
13-bit adder : 5
15-bit adder : 7
17-bit adder : 3
23-bit adder : 1
# Comparators : 12
23-bit comparator lessequal : 1
24-bit comparator greatequal : 1
24-bit comparator lessequal : 10
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Advanced HDL Synthesis Report
Macro Statistics
# MACs
: 1
11x11-to-23-bit MAC : 1
# Multipliers : 11
11x11-bit multiplier : 1
12x12-bit multiplier : 10
# Adders/Subtractors : 15
11-bit adder : 11
12-bit adder : 4
# Comparators : 12
23-bit comparator lessequal : 1
24-bit comparator greatequal : 1
24-bit comparator lessequal INFO:TclTasksC:1850 - process run : Synthesize - XST is done.
: 10
Timing Summary:
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Speed Grade: -10
Minimum period: No path found
Minimum input arrival time before clock: No path found
Maximum output required time after clock: No path found
Maximum combinational path delay: 94.592ns
有人可以解释时间摘要及其显示的原因，找不到路径＆＃39;。此外，这是否意味着代码可能无法移植到FPGA上？
P.S。 ：我是使用此工具的新手，也不了解VHDL。所以，如果有人能够以简单的方式解释为什么会这样，那将非常感激。