verilog中的同步延迟

Question

我打算将输入C延迟2个时钟周期。但是，当使用isim时，它表明delC输出立即获得C的值。 我很感激任何帮助，不知道问题出在哪里。

module delay_2
(
    input clk,
    input ce,
    input [9:0]C,
    output [9:0]delC
);
reg[9:0]C1=0;
reg[9:0]C2=0;
always @(posedge clk)
begin
    if(ce)
    begin
    C2<=C1;
    C1<=C;
    end
end
assign delC=C2;
endmodule