VHDL：慢到快速的时钟

Question

我正在研究以太网和FPGA。串行数据通过一个插槽以115200bps的波特率到达CPLD。我需要将其锁存到更高的时钟，FPGA期望的频率为10 MHz。我没有闪存存储串行数据的选项。我所拥有的只是一个具有256个宏单元的CPLD。

任何人都可以帮我实现这个目标吗？

Answer 1

您应该了解UART的工作原理。这是一个异步接口（UART中的A），您需要对CPLD中的数据进行过采样。