参数列表中的语法错误

Question

我是verilog的新手。我有一个由3个文件组成的项目，我尝试使用以下命令编译：

iverilog -o ddr3 drac_ddr3.v adapter.v top.v

我收到错误消息：

  

drac_ddr3.v：335：语法错误
      drac_ddr3.v：335：错误：参数列表中的语法错误       drac_ddr3.v：336：语法错误
      drac_ddr3.v：336：错误：参数列表中的语法错误。

第335-336行的副本：

333:`ifdef XILINX_ISIM
334:`else  
335:    parameter integer bank_a[15:0] = {0, 0, 1, 0, 0, 1, 0, 0, 0, 0, 0, 0, 0, 1, 1, 1};
336:    parameter integer bank_ba[2:0] = {0, 1, 1};
337:`endif

它似乎没有任何语法错误。任何人都可以帮我这个吗？

Answer 1

尝试定义参数如下：

parameter [15:0] bank_a= 16'b0010010000000111;
parameter [2:0]  bank_ba = 3'b011;

integer变量的大小始终为32位。你要做的是定义“非整数”参数，它们是16和3位宽。